高通昨日宣布，其第一代高带宽计算技术已在美国圣迭戈实验室完成了硬件验证，验证了该技术的完整读写能力和近存计算能力。

　　高通 HBC 技术通过将多层 LPDDR 内存堆叠在计算芯片上方，试图在提升 AI 推理内存带宽的同时降低能耗。

　　搭载该架构的 AI250 加速器计划于 2027 年上半年出样，意味着这一以 LPDDR 替代 HBM 的推理内存方案进入产品化阶段。

　　注：HBC是高通针对 AI 推理场景开发的近存计算架构。与传统 HBM 主要通过堆叠 DRAM 芯片提升带宽不同，HBC 采用多层 LPDDR 内存垂直堆叠的设计，并通过硅通孔实现芯片间互连。堆叠结构底部则集成一颗计算芯片，负责近存计算，减少内存与处理单元之间的数据传输距离。

　　高通此前公布的技术方案显示，HBC 将计算单元直接放置在内存堆叠下方，使数据传输距离从传统架构中的数厘米缩短至数微米。高通希望借助 LPDDR 相对较低的功耗，以及计算与内存紧密集成的设计，改善 AI 推理场景下的数据搬运效率。

　　高通表示，HBC 的目标是实现每瓦带宽达到传统 HBM 方案的 6 倍。高通此次验证使用的早期样品采用两层 DRAM 堆叠，测试结果显示，其每瓦带宽超过 HBM4 的 5 倍，但尚未达到此前公布的 6 倍目标。正式产品预计采用四层堆叠设计。

　　性能方面，高通公布的第一代 HBC 方案将为 AI250 加速卡提供 133 TB/s 的有效内存带宽，相比采用 LPDDR5X 内存的 AI200 加速卡提升 18 倍。

　　根据高通 2026 年 6 月公布的数据中心产品路线 将搭载第一代 HBC 技术，后续 AI300 则计划采用第二代 HBC。高通称，AI300 的有效内存带宽设计目标将达到 AI200 的 54 倍。

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